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第1章 现代数字系统设计概论1

1.1 概述1

1.2 数字系统的层次化结构2

1.2.1 开关电路级的基础——CMOS反相器2

1.2.2 逻辑级的门电路4

1.2.3 寄存器传输级的有限状态机5

1.2.4 数字系统的系统级构成6

1.2.5 复杂系统的算法级设计8

1.3 数字系统设计的描述方法9

1.3.1 原理图设计11

1.3.2 程序设计法11

1.3.3 状态机设计13

1.3.4 IP模块使用13

1.3.5 基于平台的设计方法14

1.3.6 电子系统级——ESL设计15

1.4 IP技术16

1.4.1 IP知识产权模块16

1.4.2 IP模块的种类与应用17

1.4.3 片上系统和IP核复用19

1.5 SOC技术21

1.5.1 SOC基本概念21

1.5.2 SOC与SOC设计技术21

1.5.3 SOC芯片设计方法23

1.5.4 SOC平台设计方法24

1.5.5 软／硬件协同设计方法27

1.6 利用FPGA平台实现片上系统31

1.6.1 平台级FPGA的特点32

1.6.2 在线可重构”技术34

小结35

习题35

第2章 可编程逻辑器件36

2.1 概述36

2.1.1 可编程逻辑器件概述36

2.1.2 可编程逻辑器件分类39

2.2 CPLD的结构和工作原理41

2.2.1 简单可编程逻辑器件原理41

2.2.2 CPLD的结构和工作原理47

2.3 逻辑级FPGA的结构和工作原理50

2.3.1 可编程逻辑单元51

2.3.2 可编程布线通道59

2.3.3 可编程逻辑I/O单元61

2.4 系统级FPGA的结构和工作原理62

2.4.1 片上块RAM及接口62

2.4.2 数字时钟管理65

2.4.3 系统级I/O72

2.5 平台级FPGA的结构和工作原理74

2.5.1 乘法器75

2.5.2 DSP硬核76

2.5.3 高速串行接口78

2.6 FPGA的配置82

2.6.1 FPGA配置方式82

2.6.2 FPGA配置流程86

小结87

习题87

第3章 Verilog硬件描述语言88

3.1 硬件描述语言概述88

3.1.1 硬件描述语言特点89

3.1.2 层次化设计89

3.2 Verilog HDL程序的基本结构90

3.2.1 模块结构分析92

3.2.2 模块的实例化94

3.3 Verilog HDL词法、数据类型和运算符96

3.3.1 词法约定96

3.3.2 数据类型98

3.3.3 运算符99

3.4 Verilog HDL行为语句102

3.4.1 赋值语句103

3.4.2 顺序块和并行块语句105

3.4.3 结构说明语句106

3.4.4 条件语句110

3.4.5 循环语句113

3.4.6 系统任务和系统函数115

3.4.7 编译预处理命令119

3.4.8 Verilog HDL可综合设计122

3.5 Verilog HDL设计举例123

3.5.1 组合电路设计123

3.5.2 时序电路设计126

3.5.3 数字系统设计128

3.6 Testbench文件与设计133

小结138

习题139

第4章 Quartus Ⅱ开发软件141

4.1 Quartus Ⅱ图形用户界面和安装141

4.1.1 Quartus Ⅱ图形用户界面142

4.1.2 Quartus Ⅱ软件安装要求143

4.1.3 Quartus Ⅱ软件安装143

4.2 Quartus Ⅱ软件的设计流程146

4.3 设计输入147

4.3.1 创建工程148

4.3.2 建立文本编辑文件151

4.3.3 建立图形设计文件152

4.3.4 建立存储器初始化文件159

4.4 项目的编译实现159

4.4.1 编辑模块与界面159

4.4.2 编译器选项设置160

4.4.3 引脚分配162

4.4.4 实现与报告分析163

4.5 项目的仿真验证165

4.5.1 编辑激励波形165

4.5.2 设置仿真器168

4.5.3 基于ModelSim的仿真169

4.6 硬件下载与验证173

4.7 数字系统设计示例175

4.8 SignalTap Ⅱ实时测试工具179

4.8.1 SignalTap Ⅱ实时测试流程179

4.8.2 SignalTap Ⅱ工具的使用180

4.9 LogicLock技术184

4.9.1 LogicLock技术简介184

4.9.2 LogicLock技术特性184

4.9.3 LogicLock区域185

4.9.4 LogicLock设计实例186

小结193

习题193

第5章 数字系统的高级设计与综合194

5.1 Verilog编程风格194

5.1.1 逻辑推理195

5.1.2 陷阱198

5.1.3 设计组织207

5.2 综合优化211

5.2.1 速度与面积211

5.2.2 资源共享212

5.2.3 流水线、重新定时和寄存器平衡215

5.2.4 有限状态机编译219

5.3 数字系统的同步设计221

5.3.1 同步设计基本原理221

5.3.2 建立和保持时间223

5.3.3 同步设计中的异步问题226

5.3.4 时序约束230

5.4 数字系统的综合232

5.4.1 数字系统综合概述232

5.4.2 系统级综合234

5.4.3 高级综合238

5.4.4 寄存器传输级（RTL）综合241

5.4.5 逻辑级综合243

小结244

习题244

第6章 FPGA DSP系统设计246

6.1 DSP的基本概念246

6.2 FPGA实现DSP的特点248

6.3 DSP硬核的结构与使用250

6.4 基于模型的设计方法257

6.5 DSP Builder设计工具261

6.5.1 DSP Builder的安装261

6.5.2 DSP Builder支持的芯片和设计流程262

6.5.3 DSP Builder设计规则263

6.5.4 DSP Builder设计实例266

6.5.5 利用Black Box设计定制模块276

6.6 FIR滤波器设计279

6.6.1 滤波器系数的确定279

6.6.2 建立FIR滤波器模型281

6.6.3 Simulink中仿真284

6.6.4 硬件测试285

小结289

习题289

第7章 可编程片上系统SOPC设计291

7.1 SOPC系统结构291

7.2 SOPC软硬件协同开发流程294

7.2.1 嵌入式系统的特性294

7.2.2 SOPC设计流程296

7.3 Nios Ⅱ处理器软核298

7.3.1 Nios Ⅱ处理器简介298

7.3.2 Nios Ⅱ处理器的架构299

7.3.3 Nios Ⅱ处理器用户自定制指令300

7.4 Avalon总线302

7.4.1 Avalon总线简介302

7.4.2 术语介绍305

7.4.3 Avalon总线信号308

7.4.4 Avalon总线传输模式309

7.5 外设组件310

7.5.1 常用组件简介310

7.5.2 用户自定制外设组件312

7.6 SOPC Builder的使用314

7.6.1 SOPC Builder工具简介314

7.6.2 SOPC Builder设计流程316

7.7 Nios Ⅱ系统软件架构321

7.7.1 Nios Ⅱ处理器编程模型321

7.7.2 软件架构323

7.7.3 Nios Ⅱ系统的引导327

7.8 Nios Ⅱ软件开发平台328

7.8.1 Nios Ⅱ软件开发工具328

7.8.2 Nios Ⅱ软件开发流程330

小结337

习题337

第8章 综合设计实例338

8.1 实例一：PS/2键盘编解码演示系统338

8.1.1 设计任务338

8.1.2 原理分析与系统方案339

8.1.3 设计实现350

8.1.4 系统配置与测试366

8.2 实例二：基于VGA接口的乒乓游戏系统367

8.2.1 设计任务367

8.2.2 原理分析与系统方案367

8.2.3 设计实现372

8.2.4 系统配置与测试384

8.3 实例三：实现乐曲播放的SOPC系统385

8.3.1 设计任务和方案385

8.3.2 定制PwM外设组件385

8.3.3 构建SOPC硬件系统396

8.3.4 软件程序设计402

8.3.5 硬件实现与测试406

小结409

习题409

附录A Altera DE2开发板说明410

附录B Verilog HDL（IEEE 1364—2001）关键词表及说明418

附录C 英文缩写词426

参考文献432