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第1章 数字系统设计概述1

1.1 引言1

1.2 模拟电路和数字电路1

1.2.1 模拟信号和数字信号1

1.2.2 模数转换2

1.2.3 模拟电路和数字电路3

1.3 数字电路设计3

1.3.1 数字电路与系统3

1.3.2 数字电路设计流程5

1.4 硬件描述语言6

1.5 习题和思考题7

第2章 数字电路基础8

2.1 变量和函数8

2.2 基本逻辑关系8

2.2.1 逻辑与8

2.2.2 逻辑或9

2.2.3 逻辑反9

2.3 逻辑门和数字电路10

2.3.1 晶体管10

2.3.2 逻辑门11

2.3.3 逻辑电路的表示11

2.4 布尔代数和卡诺图12

2.4.1 布尔代数13

2.4.2 最小项的定义及其性质14

2.4.3 卡诺图法化简逻辑函数15

2.5 CMOS逻辑门电路17

2.5.1 NMOS逻辑门17

2.5.2 CMOS逻辑门19

2.6 设计实现20

2.6.1 标准芯片21

2.6.2 可编程逻辑器件22

2.6.3 全定制芯片、标准单元和门阵列27

2.7 习题和思考题29

第3章 Verilog HDL硬件描述语言30

3.1 基本概念30

3.1.1 模块30

3.1.2 空白和注释33

3.1.3 关键字34

3.1.4 标识符34

3.2 数据类型35

3.2.1 四值逻辑系统35

3.2.2 线网和变量35

3.2.3 有符号和无符号数36

3.3 层次化设计37

3.3.1 设计方法学37

3.3.2 模块实例38

3.3.3 端口连接规则39

3.4 门级描述39

3.4.1 多输入门39

3.4.2 多输出门40

3.4.3 三态门40

3.4.4 门阵列实例41

3.5 任务和函数42

3.5.1 任务42

3.5.2 函数43

3.5.3 任务和函数的区别44

3.5.4 设计实例：格雷码计数器44

3.6 可重用设计48

3.6.1 宏定义48

3.6.2 条件编译49

3.6.3 参数50

3.7 习题和思考题52

第4章 组合逻辑电路设计54

4.1 组合逻辑电路54

4.2 连续赋值语句54

4.3 组合逻辑always块54

4.4 Verilog HDL操作符56

4.4.1 表达式56

4.4.2 操作数56

4.4.3 操作符57

4.4.4 操作符优先级60

4.5 if语句60

4.5.1 基本语法60

4.5.2 设计实例61

4.6 case语句64

4.6.1 基本语法64

4.6.2 设计实例65

4.7 决策树67

4.7.1 full case和parallel case67

4.7.2 优先结构路由网络68

4.7.3 并列结构路由网络70

4.8 组合逻辑电路设计实例72

4.8.1 有符号加法器72

4.8.2 移位器73

4.8.3 三态逻辑75

4.8.4 浮点数加法器76

4.8.5 组合逻辑乘法器79

4.9 设计优化81

4.9.1 操作符共享81

4.9.2 布局相关的电路83

4.9.3 功能共享88

4.10 组合逻辑电路的设计要点91

4.10.1 组合逻辑电路设计的常见错误91

4.10.2 组合逻辑电路设计规则94

4.11 组合逻辑电路Testhench95

4.11.1 仿真逻辑的构成95

4.11.2 组合逻辑电路Testbench实例95

4.12 习题和思考题97

第5章 规则时序逻辑电路设计99

5.1 时序逻辑电路99

5.1.1 时序逻辑电路结构及工作过程99

5.1.2 时序逻辑电路的描述100

5.2 基本存储元件100

5.2.1 D锁存器100

5.2.2 D触发器101

5.2.3 寄存器和寄存器文件104

5.3 规则时序逻辑电路设计实例105

5.3.1 计数器105

5.3.2 移位寄存器108

5.3.3 线性反馈移位寄存器109

5.3.4 同步FIFO112

5.4 循环语句117

5.4.1 for循环语句117

5.4.2 while语句120

5.5 生成语句121

5.5.1 循环生成语句121

5.5.2 条件生成语句123

5.5.3 case生成语句123

5.6 时序逻辑电路Testbench124

5.7 设计陷阱127

5.7.1 阻塞赋值和非阻塞赋值127

5.7.2 组合逻辑环128

5.7.3 异步信号的误用128

5.7.4 门控时钟的误用130

5.7.5 导出时钟的使用131

5.8 习题和思考题132

第6章 有限状态机设计原理134

6.1 有限状态机134

6.1.1 米利状态机和摩尔状态机134

6.1.2 边沿检测电路135

6.1.3 米利状态机和摩尔状态机的比较137

6.2 状态转换图和算法状态机图138

6.2.1 状态转换图138

6.2.2 算法状态机图139

6.3 有限状态机的时序142

6.4 状态赋值143

6.4.1 未用状态的处理144

6.4.2 状态赋值对电路的影响144

6.4.3 超前输出电路148

6.5 有限状态机的实现152

6.5.1 代码风格152

6.5.2 Verilog HDL状态赋值152

6.5.3 两段式always块155

6.5.4 多段式always块158

6.5.5 一段式always块161

6.6 设计实例164

6.6.1 序列检测器164

6.6.2 键盘扫描电路166

6.6.3 仲裁电路170

6.6.4 BCD码余3码转换电路174

6.7 习题和思考题177

第7章 有限状态机设计实践179

7.1 轨道车控制器179

7.1.1 问题描述179

7.1.2 轨道车运行方向输出信号179

7.1.3 开关位置输出信号180

7.1.4 传感器输入信号180

7.1.5 设计实现180

7.2 飞机起落架控制器184

7.2.1 问题描述184

7.2.2 设计实现184

7.3 存储器控制器188

7.3.1 SRAM读写时序188

7.3.2 SRAM控制器数据通道191

7.3.3 SRAM控制器控制通道191

7.4 通用异步收发器UART198

7.4.1 接收模块199

7.4.2 发送模块205

7.5 习题和思考题208

第8章 时序分析基础209

8.1 组合逻辑电路的传播延迟209

8.1.1 组合逻辑电路传播延迟的定义209

8.1.2 传播延迟产生的后果210

8.1.3 传播延迟的计算210

8.2 时序逻辑电路的传播延迟211

8.2.1 引脚到引脚延迟路径211

8.2.2 输入到寄存器数据输入延迟路径212

8.2.3 时钟到输出延迟路径213

8.2.4 寄存器到寄存器延迟路径214

8.2.5 时序逻辑电路的最高工作频率215

8.2.6 建立时间和保持时间的调整215

8.3 提高电路的最高工作频率217

8.4 调整电路的建立时间和保持时间218

8.5 同步电路的时序分析方法220

8.5.1 建立时间和最高工作频率220

8.5.2 保持时间221

8.5.3 输出相关的时序参数221

8.5.4 输入相关的时序参数222

8.6 带有时钟偏斜情况的时序分析222

8.6.1 时钟偏斜对同步设计的影响222

8.6.2 时钟偏斜对于建立时间和最高时钟频率的影响223

8.6.3 时钟偏斜对保持时间约束的影响224

8.7 习题和思考题225

第9章 数据通道设计原理226

9.1 数据通道226

9.2 寄存器传输级设计227

9.2.1 算法227

9.2.2 数据流模型227

9.2.3 寄存器传输级设计229

9.3 FSMD设计原理229

9.3.1 寄存器传输操作229

9.3.2 数据通道231

9.3.3 控制通道231

9.4 FSMD设计231

9.4.1 ASMD图232

9.4.2 FSMD设计方法233

9.4.3 在条件判断框中使用寄存器238

9.4.4 FSMD的Verilog HDL描述239

9.4.5 FSMD设计的资源共享243

9.5 流水线设计246

9.5.1 吞吐率和Latency246

9.5.2 流水线设计247

9.5.3 流水线逻辑电路设计248

9.6 设计实例：访问RAM255

9.6.1 问题描述255

9.6.2 数据通道255

9.6.3 控制通道设计259

9.7 习题和思考题261

第10章 数据通道设计实践262

10.1 问题描述262

10.2 定点数的表示262

10.3 饱和算术运算263

10.3.1 饱和加法运算263

10.3.2 饱和乘法运算264

10.4 设计实例：混合方程264

10.4.1 混合方程264

10.4.2 混合方程的直接实现267

10.5 流水线设计270

10.6 面积优化方法273

10.6.1 资源共享数据通道的设计273

10.6.2 握手信号277

10.6.3 输入总线数据通道279

10.7 递归和初始化284

10.8 寄存器的Schedule288

10.9 设计优化294

10.9.1 电路结构与速度294

10.9.2 电路结构与面积307

10.10 习题和思考题312

第11章 跨时钟域数字设计313

11.1 时钟域313

11.2 亚稳态313

11.3 基本同步电路314

11.3.1 电平同步电路314

11.3.2 边沿同步电路316

11.3.3 脉冲同步电路317

11.4 同步多个控制信号318

11.4.1 两个控制信号318

11.4.2 具有相位关系的控制信号319

11.4.3 编码控制信号320

11.5 握手协议322

11.5.1 四步握手协议322

11.5.2 两步握手协议326

11.6 跨时钟域数据传输328

11.6.1 四步握手协议数据传输328

11.6.2 两步传输协议数据传输335

11.6.3 单步握手协议数据传输336

11.7 通过存储器传输数据337

11.7.1 异步FIFO缓冲器337

11.7.2 共享存储器实现交换数据338

11.8 异步FIFO设计338

11.8.1 异步FIFO设计——方式1338

11.8.2 异步FIFO设计——方式2342

11.9 习题和思考题347

附录348

附录A Verilog HDL关键字（IEEE Std.13 64-2001）348

附录B常用逻辑符号对照表349

参考文献350