EDA原理及VHDL实现 从晶体管、门电路到Xilinx Vivado的数字系统设计2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载

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第1章 数字逻辑基础1

1.1 数字逻辑的发展史1

1.2 开关系统4

1.2.1 0和1的概念5

1.2.2 开关系统的优势5

1.2.3 晶体管作为开关6

1.2.4 半导体物理器件7

1.2.5 半导体逻辑电路9

1.2.6 逻辑电路符号描述12

1.3 半导体数字集成电路16

1.3.1 集成电路的发展16

1.3.2 集成电路构成16

1.3.3 集成电路版图17

1.4 基本逻辑门电路分析19

1.4.1 基本逻辑门电路的描述19

1.4.2 逻辑门电路的传输特性23

1.4.3 基本逻辑门集成电路28

1.4.4 不同工艺逻辑门的连接29

1.5 逻辑代数理论31

1.5.1 逻辑代数中运算关系31

1.5.2 逻辑函数表达式33

1.6 逻辑表达式的化简36

1.6.1 使用运算律化简逻辑表达式37

1.6.2 使用卡诺图化简逻辑表达式40

1.6.3 不完全指定逻辑功能的化简43

1.6.4 输入变量的卡诺图表示45

1.7 毛刺产生及消除51

1.8 数字码制表示和转换53

1.8.1 数字码制表示53

1.8.2 数字码制转换55

1.9 组合逻辑电路57

1.9.1 编码器58

1.9.2 译码器59

1.9.3 码转换器62

1.9.4 数据选择器63

1.9.5 数据比较器65

1.9.6 加法器67

1.9.7 减法器70

1.9.8 加法器／减法器74

1.9.9 乘法器76

1.10 时序逻辑电路77

1.10 .1 时序逻辑电路类型78

1.10 .2 时序逻辑电路特点78

1.10 .3 基本SR锁存器80

1.10 .4 同步SR锁存器80

1.10 .5 D锁存器81

1.10 .6 D触发器82

1.10 .7 其他触发器84

1.10 .8 普通寄存器88

1.10 .9 移位寄存器88

1.10 .10 存储器89

1.11 有限自动状态机89

1.11 .1 有限自动状态机原理90

1.11 .2 状态图表示及实现91

1.11 .3 三位计数器93

第2章 可编程逻辑器件工艺和结构96

2.1 可编程逻辑器件的发展历史96

2.2 可编程逻辑器件工艺97

2.3 简单可编程逻辑器件结构100

2.3.1 PROM原理及结构100

2.3.2 PAL原理及结构100

2.3.3 PLA原理及结构100

2.4 CPLD原理及结构102

2.4.1 功能块102

2.4.2 宏单元103

2.4.3 快速连接矩阵104

2.4.4 输入输出块104

2.5 FPGA原理及结构105

2.5.1 查找表结构及功能106

2.5.2 可配置的逻辑块107

2.5.3 时钟资源108

2.5.4 时钟管理模块111

2.5.5 块存储器资源113

2.5.6 互联资源115

2.5.7 专用的DSP模块116

2.5.8 输入和输出块117

2.5.9 吉比特收发器118

2.5.10 PCI-E模块119

2.5.11 XADC模块120

2.6 CPLD和FPGA比较121

2.7 Xilinx可编程逻辑器件122

2.7.1 Xilinx CPLD芯片介绍122

2.7.2 Xilinx FPGA芯片介绍123

2.7.3 Xilinx PROM芯片介绍124

第3章 Vivado集成开发环境IP核设计流程128

3.1 IP的基本概念128

3.1.1 IP核来源129

3.1.2 IP核的提供方式129

3.1.3 IP核优化130

3.2 Vivado工具设计流程131

3.3 Vivado IP数字系统的设计与实现133

3.3.1 建立新的设计工程133

3.3.2 修改工程设置属性135

3.3.3 创建块设计136

3.3.4 生成设计输出文件140

3.4 XDC文件原理及添加方法140

3.4.1 XDC的特性140

3.4.2 约束文件的使用方法141

3.4.3 约束顺序141

3.4.4 XDC约束命令142

3.4.5 添加XDC文件143

3.5 查看综合后的结果145

3.6 查看实现后的结果146

3.7 生成和下载比特流文件147

3.7.1 生成比特流文件147

3.7.2 下载比特流文件147

3.8 生成和下载PROM文件149

第4章 V ivado集成开发环境V HDL设计流程152

4.1 创建新的设计工程152

4.2 修改工程属性155

4.3 创建并添加一个新的设计文件155

4.4 RTL详细描述和分析158

4.4.1 详细描述的原理158

4.4.2 详细描述的过程159

4.5 设计综合和分析161

4.5.1 综合过程的关键问题161

4.5.2 执行设计综合161

4.5.3 综合报告的查看164

4.6 设计行为级仿真165

4.7 创建实现约束文件XDC168

4.7.1 实现约束的原理168

4.7.2 I／O规划器功能168

4.7.3 实现约束过程169

4.8 设计实现和分析172

4.8.1 设计实现原理172

4.8.2 设计实现及分析173

4.9 设计时序仿真175

4.10 生成并下载比特流文件176

4.10 .1 生成比特流文件176

4.10 .2 下载比特流文件到FPGA176

4.11 生成并烧写PROM文件178

第5章 VHDL语言规范181

5.1 VHDL程序结构和配置181

5.1.1 VHDL程序结构框架181

5.1.2 VHDL实体182

5.1.3 VHDL结构体185

5.1.4 配置声明186

5.2 VHDL语言描述风格190

5.2.1 行为描述190

5.2.2 数据流描述190

5.2.3 结构化描述191

5.3 VHDL语言要素192

5.3.1 字符集192

5.3.2 语言要素、分隔符和分界符193

5.3.3 标识符194

5.3.4 抽象文字195

5.3.5 字符文字196

5.3.6 字符串文字196

5.3.7 比特字符串文字196

5.3.8 注释197

5.3.9 保留字197

5.3.10 允许的字符替换198

5.4 VHDL设计资源共享198

5.4.1 库的声明和调用198

5.4.2 子程序和函数声明199

5.4.3 函数体和子程序体202

5.4.4 子程序和函数重载203

5.4.5 解析函数205

5.4.6 包声明206

5.4.7 包体207

5.5 VHDL类型208

5.5.1 标量类型208

5.5.2 复合类型211

5.5.3 访问类型213

5.5.4 文件类型213

5.5.5 保护类型215

5.6 V HDL声明217

5.6.1 类型声明218

5.6.2 子类型声明218

5.6.3 对象218

5.6.4 属性声明225

5.6.5 元件声明225

5.6.6 组模板声明226

5.6.7 组声明226

5.7 VHDL说明227

5.7.1 属性说明227

5.7.2 配置说明229

5.7.3 断开说明231

5.8 VHDL名字231

5.8.1 简单名字231

5.8.2 选择名字231

5.8.3 索引名字232

5.8.4 切片名字233

5.8.5 属性名字233

5.9 V HDL表达式235

5.9.1 VHDL操作符235

5.9.2 V HDL操作数239

5.10 VHDL顺序描述语句245

5.10 .1 wait语句245

5.10 .2 断言和报告语句246

5.10 .3 信号分配语句248

5.10 .4 变量分配语句250

5.10 .5 子程序调用语句251

5.10 .6 if语句251

5.10 .7 case语句252

5.10 .8 loop语句254

5.10 .9 next语句255

5.10 .10 exit语句256

5.10 .11 return语句256

5.10 .12 null语句257

5.11 VHDL并发描述语句257

5.11 .1 块语句257

5.11 .2 进程描述语句259

5.11 .3 并行过程调用语句261

5.11 .4 并行断言语句262

5.11 .5 并行信号分配语句262

5.11 .6 元件例化语句264

5.11 .7 生成语句265

第6章 基本数字逻辑单元的VHDL描述268

6.1 组合逻辑电路的VHDL描述268

6.1.1 逻辑门的VHDL描述268

6.1.2 编码器的VHDL描述269

6.1.3 译码器的VHDL描述269

6.1.4 多路选择器的VHDL描述271

6.1.5 数字比较器的VHDL描述272

6.1.6 总线缓冲器的VHDL描述273

6.2 数据运算操作的VHDL描述274

6.2.1 加法操作的VHDL描述275

6.2.2 减法操作的VHDL描述275

6.2.3 乘法操作的VHDL描述276

6.2.4 除法操作的VHDL描述276

6.2.5 算术逻辑单元的V HDL描述277

6.3 时序逻辑电路的VHDL描述279

6.3.1 触发器和锁存器的VHDL描述279

6.3.2 计数器的VHDL描述283

6.3.3 移位寄存器的V H DL描述286

6.3.4 脉冲宽度调制PWM的VHDL描述291

6.4 存储器的VHDL描述294

6.4.1 ROM的VHDL描述294

6.4.2 RAM的VHDL描述295

6.5 有限自动状态机的VHDL描述296

6.5.1 FSM设计原理296

6.5.2 FSM的分类及描述298

第7章 VHDL数字系统设计和实现306

7.1 设计所用外设的原理306

7.1.1 LED灯驱动原理306

7.1.2 开关驱动原理306

7.1.3 七段数码管驱动原理307

7.1.4 VGA显示器原理311

7.1.5 通用异步接收发送器原理314

7.2 系统设计原理316

7.3 创建新的设计工程317

7.4 VHDL数字系统设计流程318

7.4.1 设计分频时钟模块2318

7.4.2 设计和仿真计数器模块319

7.4.3 设计顶层模块323

7.4.4 设计和例化分频时钟模块1330

7.4.5 设计七段数码管模块333

7.4.6 设计和例化分频时钟模块3341

7.4.7 设计和例化通用异步收发器模块344

7.4.8 设计和例化分频时钟模块4350

7.4.9 设计和例化VGA控制器模块354

第8章 创建和封装用户IP设计和实现363

8.1 Vivado定制IP流程导论363

8.2 封装用户定义IP核设计流程364

8.2.1 创建新的封装IP设计工程364

8.2.2 添加VHDL设计源文件364

8.2.3 设置定制IP的库名和目录366

8.2.4 封装定制IP的实现367

8.3 调用用户自定义IP实现流程370

8.3.1 创建新的调用IP工程370

8.3.2 设置包含调用IP的路径371

8.3.3 创建基于IP的系统372

8.4 系统行为级仿真373

8.5 系统设计综合376

8.6 系统实现和验证377

第9章 Vivado调试工具原理及实现379

9.1 设计调试原理和方法379

9.2 FIFO IP的生成和调用381

9.2.1 创建新的工程381

9.2.2 添加FIFO IP核381

9.2.3 添加顶层设计文件383

9.2.4 添加XDC文件386

9.3 网表插入调试探测流程方法及实现388

9.3.1 网表插入调试探测流程的方法388

9.3.2 网表插入调试探测流程的实现389

9.4 使用添加VHDL属性调试探测流程395

9.5 使用V HDL例化调试核调试探测流程396

第10章 数字系统高级设计方法402

10.1 数字系统设计目标402

10.2 时序基本概念403

10.2.1 基本术语403

10.2.2 时序路径403

10.2.3 建立和保持松弛404

10.2.4 去除和恢复检查406

10.3 逻辑复制和复用406

10.3.1 逻辑复制406

10.3.2 逻辑复用407

10.4 并行和流水线409

10.4.1 并行设计410

10.4.2 流水线设计411

10.5 同步和异步单元处理413

10.5.1 同步单元处理413

10.5.2 异步单元处理416

10.6 逻辑结构处理418

10.6.1 逻辑结构设计方法418

10.6.2 if和case语句的使用419

第11章 数模混合系统设计423

11.1 模数转换器原理423

11.1.1 模数转换器的参数423

11.1.2 模数转换器的类型424

11.2 数模转换器原理427

11.2.1 数模转换器的参数427

11.2.2 数模转换器的类型428

11.3 基于XADC的信号采集和处理原理及实现429

11.3.1 XADC模块原理429

11.3.2 XADC原语431

11.3.3 1602模块原理434

11.3.4 信号采集、处理和显示的实现439

11.4 基于DAC的信号发生器的设计原理及实现451

11.4.1 D／A转换器工作原理451

11.4.2 函数信号产生原理453

11.4.3 设计实现454