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第1章　引言1

1.1　集成电路设计的特点2

1.2　集成电路设计方法的转变2

1.3　SoC的关键技术7

1.3.1　IP核重用设计7

1.3.2 系统建模与软／硬件协同设计8

1.3.3　SoC测试和可测性设计9

1.3.4　SoC的验证10

1.3.5　互连效应11

1.3.6　物理综合11

1.3.7　低功耗设计12

1.4　SoC设计的标准化14

1.4.1　IP模块的标准化14

1.4.2　片上总线的标准化15

1.4.3　EDA工具接口的标准化15

思考题16

1.5　SoC的嵌入式软件16

第2章　SoC设计与建模方法17

2.1　SoC总体设计思想17

2.1.1　SoC的硬件结构和软件特征17

2.1.2　SoC的层次结构设计18

2.1.3　SoC的软／硬件协同设计19

2.1.4　SoC的仿真和测试19

2.2　SoC设计模式和流程20

2.2.1　瀑布模式和螺旋模式21

2.2.2 自顶向下和自底向上相结合的开发流程23

2.2.3　顶层系统的设计过程24

2.3　虚部件设计方法26

2.4　基于平台的设计28

2.4.1　平台的分类28

2.4.2　平台中的处理器核29

2.4.3　C*SOC仿真验证平台29

2.5　基于模式的设计31

2.6　物理原型设计方法33

2.6.1　层次化物理模块设计34

2.6.2　时序封闭性35

2.6.3　交接模型35

2.7　仿生SoC模型35

2.7.1 电子胚胎36

2.7.2　生物系统在片上系统中的映射36

2.9.1　使用硬核设计38

2.9　系统集成38

2.8　可调试设计38

2.9.2　使用软核设计39

思考题39

第3章　软／硬件协同设计与TLM40

3.1　软／硬件协同设计40

3.1.1　协同设计的需求40

3.1.2　基本理论42

3.2.1　SystemC简介48

3.2　系统级描述语言SystemC48

3.2.2　SystemC语言体系49

3.3　TLM建模及应用50

3.3.1　基本概念51

3.3.2　事务级建模TLM52

3.3.3　TLM在系统设计中的应用57

3.3.4　TLM建模与嵌入式软件开发62

3.3.5　TLM模型到RTL模型的转换63

思考题66

第4章　IP核的设计67

4.1　IP技术的进展67

4.2　IP核的特征68

4.3　IP核的设计过程68

4.4　IP核设计中的关键问题69

4.5　IP核的综合72

4.6　IP的最优化设计74

4.7.1　硬核设计中存在的问题76

4.7　硬核的设计76

4.7.2　硬核模型的建立80

4.7.3　硬核的物理设计84

4.7.4　硬核的交付85

4.7.5　硬核的移植86

4.8　软核和固核的设计87

4.8.1　设计说明文档87

4.8.4　软核的交付88

4.8.3　软核／固核产品化88

4.8.2　子模块集成88

4.8.5　软核生产89

4.8.6　08C01软核的设计90

思考题96

第5章　IP重用策略和任务97

5.1　重用周期98

5.2　设计重用99

5.2.1　IP库的代数描述99

5.2.2　数据管理和检索技术102

5.2.3　基于IP的系统设计技术105

5.2.4　接口综合技术108

5.3　数字IP的重用108

5.4　模拟IP的重用111

5.5　硬件重用模型114

5.5.1　IP提供商115

5.5.2　IP用户116

5.5.3　IP销路和利润率117

5.6　嵌入式软件重用模型118

思考题121

第6章　SoC设计中的验证技术122

6.1　基础理论122

6.1.1　主要的验证技术122

6.1.2　主要的验证策略125

6.1.3　功能验证的方法128

6.1.4　验证计划的制定129

6.2.1　IP核的验证策略130

6.2　IP核的验证130

6.2.2　测试平台131

6.2.3　基于模块的验证132

6.2.4　模型检查133

6.2.5　硬核的验证136

6.3　接口验证136

6.3.1　基于事务的验证136

6.3.2　数据或行为验证137

6.4　系统级验证138

6.4.1　软硬件协同验证138

6.4.2　快速原型139

6.4.3　硬件仿真器仿真140

6.4.4　试流片143

6.5　门级验证143

6.5.1　形式验证143

6.5.2　门级仿真146

6.6　时序验证148

6.6.1　静态时序分析149

6.6.2　静态时序分析和门级仿真比较154

6.7　物理验证155

6.7.1　设计检查156

6.7.2　物理效应分析156

6.7.3　设计签付158

思考题159

第7章　片上总线161

7.1　片上总线接口标准162

7.2　片上总线的层次化结构162

7.3　AMBA总线164

7.3.1　AMBA总线结构164

7.3.2　基于AMBA总线的SoC设计167

7.4　Avalon总线168

7.4.1　Avalon总线结构168

7.4.2　基于并发多主设备总线结构的设计169

7.5.1　Wishbone总线结构172

7.5　Wishbone总线172

7.5.2　基于Wishbone总线的SoC设计173

7.6　CoreConnect总线175

7.7　OCP总线176

7.8　采用SystemC TLM模型的片上总线设计实例177

思考题183

第8章　片上网络NoC184

8.1　片上网络184

8.1.1　NoC网络的发展184

8.1.2　NoC的拓扑结构185

8.1.3　片上网络的特征188

8.2　片上网络能量模型190

8.2.1　非直接网络开关结构190

8.2.2　用位能量建立功耗模型190

8.2.3 开关结构193

8.3.2　交换技术195

8.3.1　网络协议195

8.3　片上网络通信195

8.3.3　虫孔路由问题196

8.3.4　竞争前瞻路由197

8.3.5 片上开关198

8.3.6　片上通信中的分组199

8.3.7　通信服务质量200

8.4　片上网络的设计200

8.5　MPSoC202

8.5.1　MPSoC特征202

8.5.2　MPSoC的体系结构203

8.5.3　MPSoC一般设计流程204

8.5.4　设计空间探索206

思考题207

第9章　混合信号SoC的设计208

9.1　混合信号SoC设计描述208

9.2　数模混合设计的抽象层次209

9.3　模拟IP的设计210

9.4　数模混合SoC的设计211

9.4.1　数模混合SoC的设计流程212

9.4.2　混合信号设计仿真213

9.5　混合SoC设计面临的主要问题和解决方法215

9.5.1　混合信号SoC的电路设计215

9.5.2　约束条件管理216

9.5.3　混合描述方式216

9.5.5　混合信号SoC的验证217

9.5.4　混合信号SoC的布图217

9.5.6　混合信号SoC测试218

思考题218

第10章　SoC低功耗设计219

10.1　概述219

10.1.1　静态漏电功耗219

10.1.2　动态功耗220

10.2　动态电压调整223

10.3.2　RTL级功耗优化225

10.3　SoC低功耗设计层次225

10.3.1 电路级和逻辑级的功耗优化225

10.3.3　行为级以上的低功耗设计226

10.3.4　软件代码优化226

10.4　IP的低功耗结构227

10.5　MPSoC中的低功耗设计228

10.6　低功耗软件架构229

10.6.1　应用程序的低功耗措施229

10.6.2　操作系统控制下的功耗管理231

10.6.3　功耗调度232

10.7　功耗评估233

思考题235

第11章　SoC嵌入式操作系统的分析与设计236

11.1　SoC嵌入式操作系统的结构和特点236

11.1.1　嵌入式操作系统的结构236

11.2　SoC嵌入式操作系统的设计237

11.2.1　硬件抽象层的描述237

11.1.2　嵌入式操作系统的特点237

11.2.2 内核的构成和应用程序的设计239

11.2.3　交叉编译和调试242

11.2.4　嵌入式操作系统的仿真运行环境243

11.2.5　裁剪和移植244

11.2.6　对多处理器的支持247

11.2.7　嵌入式操作系统的封装252

11.2.8　动态扩展254

11.3　嵌入式操作系统设计实例255

11.4　嵌入式应用系统设计实例258

思考题260

第12章　核及SoC设计实例261

12.1　微处理器核261

12.1.1　V830R/AV超标量RISC261

12.1.2　PowerPC 603e G2核的设计262

12.1.3　NIOS II处理器核264

12.2　数字IP核265

12.3　模拟IP核266

12.4　存储器核生成器267

12.5　核的集成和片上总线268

12.6　SoC设计实例271

12.6.1　Estarl嵌入式微处理器272

12.6.2　媒体处理器273

12.6.3　机顶盒SoC系统的可测性279

思考题279

第13章　可重构SoC280

13.1　可重构计算的发展280

13.2　可重构处理器280

13.3　动态可重构系统282

13.3.1　动态可重构计算系统的定义与结构282

13.3.2　动态可重构计算的软／硬件设计分工282

13.3.3　演化硬件283

13.4　片上可编程系统285

13.4.1 基于NIOS CPU的SOPC286

13.4.2 ALTERA的Excalibur SOPC288

13.4.3 基于M8C内核的SOPC片内资源290

思考题292

第14章　基于IP重用的SoC测试技术293

14.1　测试的基本概念293

14.2　故障模型294

14.3　SoC测试的基本问题295

14.4.1　基于扫描的设计296

14.4　可测性设计的分类296

14.4.2　内建自测试297

14.4.3　边界扫描297

14.5　SoC的测试结构300

14.5.1　测试激励源和响应分析器300

14.5.2　测试环301

14.5.3　测试访问机制304

14.6　存储器核的测试308

14.6.2　存储器的内建自测试309

14.6.1　存储器的故障模型309

14.6.3　MBIST的实现310

14.7　处理器核的测试312

14.8　数字模拟混合信号核的测试314

14.8.1　数模转换器的测试315

14.8.2　模数转换器的测试316

14.8.3　混合信号的测试结构318

14.8.4　IEEE 1149.4319

14.9　数字核的可测性设计320

14.9.1　时钟设计321

14.9.2　寄存器设计323

14.9.3　三态总线设计324

14.9.4　组合反馈环设计325

思考题325

附录A　SoC设计工具327

附录B　SoC内核测试标准IEEE P1500333

参考文献336