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目录1

第1章 概述1

1.1 DSP实现方案及设计流程1

1.1.1 常用DSP应用器件及其性能特点2

1.1.2 DSP处理器结构与性能的发展4

1.1.3 FpGA的结构与性能的发展4

1.1.4 基于DSP处理器的DSP设计流程6

1.1.5 基于FPGA的DSP设计流程7

1.2 现代DSP设计流程概述9

1.3 两类DSP解决方案的比较12

习题18

第2章 QuartusⅡ设计向导19

2.1 频率计的VHDL设计19

2.1.1 创建工程和编辑设计文件19

2.1.2 创建工程23

2.1.3 编译前设置25

2.1.4 编译及了解编译结果27

2.1.5 仿真28

2.1.6 引脚锁定和下载32

2.1.7 QuartusⅡ在Windows 2000上的安装设置36

2.2 使用宏功能块设计频率计36

2.3 嵌入式系统块ESB的应用Ⅰ40

2.3.1 应用普通方法设计正弦信号40

发生器40

2.3.2 应用ESB优化正弦信号42

发生器的设计42

2.4 嵌入式系统块ESB的应用Ⅱ44

2.4.1 定制ROM数据文件45

2.4.2 定制ROM46

2.4.3 编译和结果观察48

2.5.1 需求频率值设置49

2.5 时序驱动式优化编译方法49

2.5.2 优化时钟时序设置50

2.5.3 编译51

2.6 频率计结构原理52

2.7 QuartusⅡ优化特性53

习题55

第3章 DSPBuilder设计入门57

3.1 DSP Builder及其设计流程57

3.2 DSP Builder设计向导59

3.2.1 建立一个新的模型（Model）60

3.2.2 Simulink模型仿真69

3.2.3 SignalCompiler的使用73

3.2.4 使用ModelSim验证生成的81

VHDL代码81

3.2.5 在QuartusⅡ中指定器件管脚、进行编译、下载84

3.3.1 建立调幅电路模型85

3.2.6 硬件测试85

3.3 调幅电路模型设计示例85

3.3.2 模型仿真和实现91

3.3.3 在MATLAB/Simulink中使用93

MegaCore核93

3.4 使用SignalTapⅡ嵌入式逻辑分析仪95

3.4.1 安装SignalTapⅡ95

3.4.2 设置触发条件98

3.4.3 设置总线的数据格式99

3.4.4 启动SignalTapⅡ分析操作99

3.4.5 信号节点的资源利用情况100

3.4.6 一般触发条件101

3.4.7 Node模块101

习题102

4.1.1 DSP Builder的子系统103

第4章 DSPBuilder设计进阶103

4.1 层次化设计103

4.1.2 在DSP Builder中使用外部的109

VHDL代码109

4.2 用ModelSim进行RTL级111

VHDL仿真111

4.3 使用Synplify进行综合116

4.3.1 Synplify与DSP Builder的116

接口（自动流程）116

4.3.2 Synplify和DSP Builder的117

接口（手动流程）117

4.3.3 Synplify与QuartusⅡ的接口122

4.4 使用LeonardoSpectrum进行综合122

4.4.1 LeonardoSpectrum与DSP Builder的接口（自动流程）122

4.4.2 LeonardoSpectrum和DSP Builder的接口（手动流程）123

QuartusⅡ的接口126

4.4.3 LeonardoSpectrum与126

4.5 QuartusⅡ与DSP Builder的接口127

4.5.1 使用QuartusⅡ进行综合、适配（手动流程）127

4.5.2 使用QuartusⅡ进行时序仿真129

4.5.3 在QuartusⅡ中建立129

元件（Symbol）129

习题130

第5章 LogicLock优化技术131

5.1 LogicLock技术的基本内容131

5.1.1 LogicLock技术解决系统131

设计优化131

5.1.2 LogicLock的基本内容133

5.1.3 锁定区域的基本方式133

5.1.4 层次化逻辑锁定区域134

5.1.5 LogicLock技术的不同应用流程135

5.1.6 系统性能强化策略137

5.1.7 锁定区域的移植与再利用138

5.2 未用LogicLock的数字滤波器设计138

5.2.1 数字滤波器结构及其138

VHDL描述138

5.2.2 滤波器设计和结果观察142

5.3 应用逻辑锁定技术144

5.3.1 底层模块设计及其VQM145

文件保存145

5.3.2 确定逻辑锁定区域及其特性147

5.3.3 将设计实体移至锁定区域151

5.3.4 编译优化锁定后的filter模块154

5.4 顶层设计优化156

5.4.1 记录锁定信息156

5.4.2 逻辑锁定信息的输出157

5.4.3 逻辑锁定信息的输入158

5.4.4 编译和结果观察160

习题162

第6章 FIR数字滤波器设计163

6.1 FIR数字滤波器原理163

6.2 使用DSP Builder设计FIR164

数字滤波器164

6.2.1 3阶常系数FIR滤波器的设计164

6.2.2 4阶FIR滤波器节的设计167

6.2.3 16阶FIR滤波器模型设计169

6.2.4 使用MATLAB的滤波器171

设计工具171

6.2.5 16阶FIR滤波器的硬件实现180

6.3 使用FIR IP Core设计FIR滤波器180

6.3.2 FIR滤波器核的使用181

集成181

6.3.1 FIR滤波器核与DSP Builder181

习题186

第7章 IIR数字滤波器设计187

7.1 IIR滤波器原理187

7.2 使用DSP Builder设计IIR滤波器189

7.2.1 4阶直接Ⅱ型IIR滤波器设计189

7.2.2 4阶级联型IIR滤波器设计192

7.3 在QuartusⅡ中使用IIR滤波器IP核197

7.3.1 配置QuartusⅡ以便使用198

IIR滤波器核198

7.3.2 使用IIR滤波器核199

习题203

8.1 FFT的原理204

8.1.1 快速傅立叶变换FFT204

第8章 FFT设计204

8.1.2 快速傅立叶反变换IFFT205

8.2 FFT与蝶形运算206

8.3 使用DSP Builder设计FFT206

8.3.1 8点DIT FFT模型的建立206

8.3.2 8点DIT FFT模型的实现209

8.4 在DSP Builder中使用FFT IP Core210

习题211

第9章 DDS设计213

9.1 DDS的基本原理213

9.2 DDS的模块设计216

9.2.1 建立DDS模型216

9.2.2 DDS模型的使用218

9.3 FSK调制器设计219

9.3.1 FSK调制器原理219

9.3.2 FSK模型219

习题220

10.1 伪随机序列222

10.1.1 m序列222

第10章 编码与译码222

10.1.2 m序列发生器模型223

10.2 帧同步检出224

10.2.1 巴克码224

10.2.2 巴克码的检出模型225

10.3 RS码226

10.3.1 RS码简介226

10.3.2 使用IP Core设计RS编码器227

10.3.3 使用IP Core设计RS译码器228

10.4 Viterbi译码229

10.4.1 卷积码的Viterbi译码229

10.4.2 用IP Core设计Viterbi译码器229

习题229

11.2.1 单时钟设计规则231

11.2 频率设计规则231

第11章 DSP Builder设计规则231

11.1 位宽设计规则231

11.2.2 多时钟设计235

11.2.3 使用pLL的高级特性236

11.3 DSP Builder设计的取名规则236

11.4 定点数据下标说明237

11.5 在SBF中二进制小数点的位置238

11.6 GoTo和From模块的支持特性238

11.7 MegaCore功能块支持特性239

11.8 层次化设计240

11.9 黑盒子化241

11.10 将DSP Builder设计方式用242

在外部RTL设计242

12.1.1 综合域编译流程243

第12章 AltLab库243

12.1 SignalCompiler模块243

12.1.2 数据位宽的传递245

12.1.3 Tapped Delay Line246

12.1.4 时钟设置248

12.1.5 DSP Builder报告文件250

12.2 Subsystem Builder模块250

第13章 算术库252

13.1 比较器模块252

13.2 计数器模块252

13.3 差分模块253

13.4 除法模块253

13.5 增益模块254

13.6 递增递减模块255

13.7 乘法累加模块256

13.8 乘加模块258

13.9 并行加减法器模块259

13.10 乘积模块260

13.11 其它算术模块261

13.11.1 SOP TAP模块261

13.11.2 流水线加法器模块261

13.11.3 积分模块262

第14章 其它DSP设计库263

14.1 总线控制库263

14.1.1 AltBus模块263

14.1.2 输入／输出常数模块266

14.1.3 小数点确定模块267

14.1.4 BusBuild模块267

14.1.5 Bus Concatenation模块268

14.1.6 Bus Conversion模块269

14.2.1 Butterfly算子模块270

14.2 复数信号库270

14.1.7 Extract Bit模块270

14.2.2 复数加减模块271

14.2.3 复数乘积模块272

14.2.4 复数共轭模块272

14.2.5 复数与Real-Imag间的连接273

模块273

14.2.6 复数多路选择器模块274

14.2.7 复数延迟模块274

14.2.8 复数常数模块274

14.3 Gates库275

14.3.1 Case语句模块275

14.3.2 IF语句模块276

14.3.3 逻辑位操作符模块277

14.3.4 逻辑总线操作符模块278

14.3.6 n-to-l多路选择器模块279

14.3.5 LUT模块279

14.4 状态机函数库280

14.4.1 FIFO控制状态机设计示例280

14.4.2 状态机设计流程282

14.5 Storage库288

14.5.1 延迟模块288

14.5.2 Down Sampling和Up Sampling模块289

14.5.3 双口RAM模块290

14.5.4 并行到串行转换模块与串行到并行转换模块291

14.5.5 数据排列方式模块293

14.5.6 ROM EAB模块293

14.5.7 Shift Taps模块294

14.5.8 PLL模块295

附录297

参考文献300