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第1章 概述1

1.1 可编程逻辑器件与PLD开发工具1

1.1.1 可编程逻辑器件1

1.1.2 可编程逻辑器件的发展历史1

1.1.3 PLD开发工具2

1.2 FPGA工作原理与开发流程3

1.3 可编程技术5

1.3.1 SRAM编程技术5

1.3.2 Flash/E2PROM编程技术6

1.3.3 反熔丝编程技术6

1.3.4 编程技术比较7

1.4 FPGA芯片结构7

1.4.1 可编程输入／输出单元（IOB）7

1.4.2 可配置逻辑块（CLB）8

1.4.3 数字时钟管理模块（DCM）9

1.4.4 嵌入块式RAM(BRAM)10

1.4.5 布线资源10

1.4.6 内嵌功能单元11

1.4.7 内嵌专用硬核11

1.4.8 软核、硬核及固核的概念11

1.5 Xilinx公司FPGA介绍12

1.5.1 Spartan系列12

1.5.2 Virtex系列17

第2章 FPGA设计思想22

2.1 可综合设计思想22

2.1.1 VHDL语言概述22

2.1.2 设计层次23

2.1.3 可综合描述规范23

2.1.4 组合逻辑电路可综合设计25

2.1.5 时序逻辑电路可综合设计26

2.2 面积与速度互换思想28

2.2.1 利用层次化设计控制设计结构28

2.2.2 if语句和case语句控制实现结构30

2.2.3 减少关键路径的逻辑级数31

2.2.4 流水线Pipelining32

2.2.5 串行转并行处理34

2.2.6 组合逻辑和时序逻辑分离35

2.3 时钟设计思想38

2.3.1 工作时钟模型38

2.3.2 全局时钟39

2.3.3 门控时钟39

2.3.4 多级逻辑时钟42

2.3.5 行波时钟44

2.3.6 多时钟系统44

2.3.7 Xilinx FPGA中的时钟资源46

2.3.8 时序约束54

2.4 同步设计思想57

2.4.1 异步电路和同步电路57

2.4.2 一般组合逻辑的同步设计58

2.4.3 二次时钟的同步设计59

2.4.4 多时钟系统的同步设计59

2.4.5 非同源时钟同步化（D触发器使能信号的合理使用）61

2.4.6 数据接口同步设计62

2.5 延时电路设计思想64

2.6 复位电路设计思想66

2.6.1 同步复位66

2.6.2 异步复位68

2.6.3 触发器组模块的复位70

2.6.4 复位电路的同步化方法71

2.7 抗干扰设计思想73

2.7.1 干扰产生的原因73

2.7.2 干扰抑制设计方法73

2.7.3 基于采样法的串口通信设计75

2.8 可靠性设计检查单79

第3章 高速数据传输设计81

3.1 概述81

3.1.1 高速数据通信的发展现状81

3.1.2 几种高速数据通信方案简介81

3.2 高速数据传输中的同步技术83

3.2.1 同步方法及其特点84

3.2.2 同步方式比较及对数据通信的影响85

3.3 FPGA对同步技术的支持86

3.3.1 动态相位调整技术86

3.3.2 基于ChipSync的动态相位调整方法88

3.3.3 串行收发器SERDES（ISERDES和OSERDES）90

3.4 应用实例——基于SERDES的多路高速同步传输系统96

3.4.1 系统方案96

3.4.2 发送模块97

3.4.3 接收模块101

3.5 基于RocketIO的高速数据传输系统113

3.5.1 自同步通信系统架构113

3.5.2 RocketIO简介115

3.5.3 基于标准协议的可靠通信模型116

3.5.4 应用实例——基于自定义协议的即时传输系统118

3.6 高速数据通信的加固设计121

3.6.1 数据通信加固的概念121

3.6.2 交织汉明码原理及其性能分析121

3.6.3 基于交织汉明码的高速通信加固设计125

3.7 LVDS应用设计126

3.7.1 LVDS简介126

3.7.2 LVDS系统设计128

第4章 Xilinx FPGA高级配置管理130

4.1 配置模式130

4.1.1 配置接口及配置模式130

4.1.2 配置引脚131

4.1.3 SelectMAP接口132

4.1.4 和配置相关的BitGen选项133

4.2 配置电路135

4.2.1 配置时的电源要求135

4.2.2 常用配置存储器介绍136

4.2.3 主串模式配置电路136

4.2.4 主从模式配置电路138

4.2.5 SelectMAP模式配置电路140

4.3 FPGA配置过程141

4.3.1 配置数据流加载过程141

4.3.2 从串模式配置过程143

4.3.3 SelectMAP模式配置数据加载144

4.3.4 延时加载151

4.4 配置命令分析151

4.4.1 配置帧152

4.4.2 配置数据流类型152

4.4.3 配置帧寻址方式153

4.4.4 配置寄存器155

4.4.5 配置命令执行过程分析157

4.4.6 配置数据解析程序160

4.5 配置内存回读162

4.5.1 回读准备设计163

4.5.2 回读指令序列163

4.5.3 回读数据校验166

4.6 配置内存重构（刷新）168

4.6.1 SelectMAP模式下重构流程168

4.6.2 刷新对系统功能的影响169

4.7 SelectMAP接口下重配置实现代码177

4.8 配置数据文件格式分析181

4.8.1 字节格式181

4.8.2 文件格式182

第5章 空间应用可靠性设计188

5.1 集成电路单粒子效应的机理188

5.2 单粒子翻转故障模式189

5.3 SRAM型FPGA单粒子问题的缓解措施192

5.3.1 循环加电192

5.3.2 配置管理192

5.3.3 Xilinx三模冗余193

5.3.4 器件冗余193

5.4 三模冗余设计方法介绍193

5.4.1 三模冗余原理194

5.4.2 TMR Tool工具介绍196

5.4.3 TMR Tool设计流程196

5.4.4 创建一个ISE工程完成三模冗余前的设计197

5.4.5 创建一个TMR Tool工程产生三模冗余后的网表197

5.4.6 创建第二个ISE工程完成三模冗余后的设计201

5.4.7 三模冗余技术问题分析201

5.5 Half-Latch处理207

5.6 异步FIFO处理208

5.7 配置、刷新一体化方法209

5.7.1 实现电路209

5.7.2 工作流程及控制时序210

5.7.3 SelectMAP接口Active刷新实现212

第6章 分区设计219

6.1 为什么使用分区设计219

6.2 分区与SmartGuide221

6.3 如何使用分区222

6.4 用Synplify 8.8.1实现分区223

6.5 分区保留级别223

6.6 分区保留224

6.7 对分区进行布局规划225

6.8 删除分区226

6.9 结论226

第7章 高效验证（TestBench）设计227

7.1 为什么要进行仿真验证227

7.2 仿真验证程序设计229

7.2.1 仿真的三个阶段229

7.2.2 仿真的注意事项229

7.2.3 仿真程序结构229

7.3 使用TestBench对设计进行仿真231

7.4 双向总线信号仿真233

7.5 基于TEXTIO的交互式仿真234

7.5.1 基于TEXTIO的测试程序234

7.5.2 TEXTIO235

7.5.3 基于TEXTIO的交互式仿真实例236

7.6 几种常用的FPGA系数表文件产生方法241

7.6.1 滤波器系数表241

7.6.2 RAM系数表242

7.6.3 I/O文件243

第8章 综合实例——数字DBF系统244

8.1 系统实现结构244

8.2 数字下变频（DDC）244

8.3 数据传输模块248

8.4 波束形成的实现249

附录A 类型转换255

附录B 文件操作262

附录C 常用元件的规范化设计示例265

附录D FPGA设计流程279

参考文献282