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第1章 可编程逻辑设计指导原则1

1.1可编程逻辑基本设计原则1

1.1.1面积和速度的平衡与互换原则1

1.1.2硬件原则11

1.1.3系统原则13

1.1.4同步设计原则17

1.2可编程逻辑常用设计思想与技巧19

1.2.1乒乓操作19

1.2.2串并转换21

1.2.3流水线操作22

1.2.4异步时钟域数据同步23

1.3 Altera推荐的Coding Style27

1.3.1 Coding Style的含义27

1.3.2结构层次化编码（Hierarchical Coding）27

1.3.3模块划分的技巧（Design Partitioning ）29

1.3.4组合逻辑的注意事项30

1.3.5时钟设计的注意事项33

1.3.6全局异步复位资源39

1.3.7判断比较语句case和if…else的优先级39

1.3.8使用Pipelining技术优化时序39

1.3.9模块复用与Resource Sharing40

1.3.10逻辑复制42

1.3.11香农扩展运算43

1.3.12信号敏感表46

1.3.13状态机设计的一般原则46

1.3.14 Altera Megafunction资源的使用48

1.3.15 三态信号的设计49

1.3.16加法树的设计49

1.4小结52

1.5问题与思考52

第2章Altera器件高级特性与应用53

2.1时钟管理53

2.1.1时序问题53

2.1.2锁相环应用60

2.2片内存储器69

2.2.1 RAM的普通用法69

2.2.2 RAM用做移位寄存器73

2.2.3 RAM实现固定系数乘法74

2.3数字信号处理75

2.3.1 DSP块资源75

2.3.2工具支持79

2.3.3典型应用79

2.4片外高速存储器80

2.4.1存储器简介80

2.4.2 ZBT SRAM接口设计83

2.4.3 DDR SDRAM接口设计85

2.4.4 QDR SRAM接口设计99

2.4.5 DDR3、QDRⅡ+和RLDRAM Ⅱ+100

2.4.6软件支持和应用实例100

2.5高速差分接口和DPA102

2.5.1高速差分接口的需求102

2.5.2器件的专用资源102

2.5.3动态相位调整电路（DPA ）109

2.5.4软件支持和应用实例111

2.6高速串行收发器115

2.7小结116

2.8问题与思考116

第3章LogicLock设计方法117

3.1 LogicLock设计方法简介117

3.1.1 LogicLock设计方法的目标118

3.1.2 LogicLock设计流程120

3.1.3 LogicLock设计方法支持的器件族120

3.2 LogicLock区域120

3.2.1 Region的类型与常用属性值121

3.2.2 Region的创建方法122

3.2.3 Region的层次结构127

3.2.4指定Region的逻辑内容128

3.3 LogicLock的约束注意事项130

3.3.1约束优先级130

3.3.2规划LogicLock区域131

3.3.3向LogicLock区域中布置器件特性131

3.3.4虚拟引脚（Virtual Pins ）132

3.4反标注布线信息133

3.4.1导出反标注布线信息134

3.4.2导入反标注布线信息136

3.5 LogicLock设计方法支持的Tcl Scripts136

3.6 Quartus Ⅱ基于模块化的设计流程137

3.7小结147

3.8问题与思考147

第4章 时序约束与时序分析148

4.1时序约束与时序分析基础148

4.1.1周期与最高频率149

4.1.2利用QuartusⅡ工具分析设计151

4.1.3时钟建立时间154

4.1.4时钟保持时间155

4.1.5时钟输出延时155

4.1.6引脚到引脚的延迟156

4.1.7 Slack156

4.1.8时钟偏斜157

4.1.9 Quartus Ⅱ时序分析工具和优化向导157

4.2设置时序约束的常用方法158

4.2.1指定全局时序约束159

4.2.2指定个别时钟约束163

4.3高级时序分析171

4.3.1时钟偏斜171

4.3.2多时钟域173

4.3.3多周期约束173

4.3.4伪路径180

4.3.5修正保持时间违例182

4.3.6异步时钟域时序分析183

4.4最小化时序分析184

4.5使用Tcl工具进行高级时序分析185

4.6 TimeQuest简介186

4.7小结189

4.8问题与思考189

第5章 设计优化190

5.1解读设计190

5.1.1内部时钟域191

5.1.2多周期路径和伪路径192

5.1.3 I/O接口的时序要求193

5.1.4平衡资源的使用193

5.2设计优化的基本流程和首次编译194

5.2.1设计优化基本流程194

5.2.2首次编译的约束和设置195

5.2.3查看编译报告197

5.3资源利用优化199

5.3.1设计代码优化200

5.3.2资源重新分配200

5.3.3解决互连资源紧张的问题202

5.3.4逻辑综合面积优化202

5.3.5网表面积优化206

5.3.6寄存器打包208

5.3.7 Quartus Ⅱ中的资源优化顾问210

5.4 I/O时序优化210

5.4.1执行时序驱动的编译210

5.4.2使用IOE中的触发器211

5.4.3可编程输入/输出延时214

5.4.4使用锁相环对时钟移相216

5.4.5其他I/O时序优化方法217

5.5最高时钟频率优化218

5.5.1设计代码优化218

5.5.2逻辑综合速度优化224

5.5.3布局布线器设置226

5.5.4网表优化和物理综合227

5.5.5使用LogicLock对局部进行优化232

5.5.6位置约束、手动布局和反标注233

5.5.7 Quartus Ⅱ中的时序优化顾问234

5.6使用DSE工具优化设计235

5.6.1为什么需要DSE235

5.6.2什么是DSE,如何使用235

5.7如何减少编译时间237

5.8设计优化实例238

5.9小结241

5.10问题与思考242

第6章Altera其他高级工具243

6.1命令行与Tcl脚本243

6.1.1命令行脚本244

6.1.2 Tcl脚本248

6.1.3使用命令行和Tcl脚本252

6.2 HardCopy流程253

6.2.1结构化ASIC253

6.2.2 HardCopy器件256

6.2.3 HardCopy设计流程258

6.3基于Nios Ⅱ处理器的嵌入式系统设计261

6.3.1 Nios Ⅱ处理器系统261

6.3.2 Avalon交换结构264

6.3.3使用SOPC Builder构建系统硬件267

6.3.4 Nios Ⅱ IDE集成开发环境270

6.3.5 Nios Ⅱ系统典型应用276

6.4 DSP Builder工具279

6.4.1 DSP Builder设计流程279

6.4.2与SOPC Builder一起构建系统283

6.5小结284

6.6问题与思考284

第7章FPGA系统级设计技术285

7.1信号完整性及常用I/O电平标准285

7.1.1信号完整性285

7.1.2单端标准290

7.1.3差分标准294

7.1.4伪差分标准297

7.1.5片上终端电阻297

7.2电源完整性设计298

7.2.1电源完整性298

7.2.2同步翻转噪声299

7.2.3非理想回路302

7.2.4低阻抗电源分配系统305

7.3功耗分析和热设计309

7.3.1功耗的挑战309

7.3.2 FPGA的功耗309

7.3.3热设计311

7.4 SERDES与高速系统设计313

7.4.1 SERDES的基本概念314

7.4.2 Altera Stratix IV GX中SERDES的基本结构317

7.4.3典型高速系统应用框图举例323

7.4.4高速PCB设计注意事项327

7.5小结329

7.6问题与思考330