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第1章 FPGA/CPLD简介1

1.1 可编程逻辑设计技术简介1

1.1.1 可编程逻辑器件发展简史1

1.1.2 可编程逻辑器件分类2

1.2 FPGA带来的优势2

1.3 FPGA/CPLD的基本结构3

1.3.1 FPGA的基本结构3

1.3.2 CPLD的基本结构7

1.3.3 FPGA和CPLD的比较9

1.4 FPGA/CPLD的设计流程10

1.5 FPGA/CPLD的常用开发工具14

1.6 下一代可编程逻辑设计技术展望18

1.6.1 下一代可编程逻辑器件硬件上的四大发展趋势18

1.6.2 下一代EDA软件设计方法发展趋势23

1.7 小结27

1.8 问题与思考27

第2章 Altera FPGA/CPLD的结构28

2.1 Altera高密度FPGA28

2.1.1 主流高端FPGA——Stratix V E/GX/GT/GS28

2.1.2 内嵌10Gbit/s高速串行收发器的FPGA——Stratix IV GT50

2.1.3 内嵌高速串行收发器的中端FPGA——ArriaII GX53

2.2 Altera低成本FPGA53

2.3 Altera的CPLD器件59

2.4 小结62

2.5 问题与思考62

第3章 Altera Quartus Ⅱ开发流程63

3.1 Quartus Ⅱ软件综述63

3.1.1 Quartus Ⅱ软件的功能63

3.1.2 Quartus Ⅱ软件的用户界面65

3.2 设计输入68

3.2.1 设计输入方式70

3.2.2 设计规划71

3.2.3 设计输入文件实例71

3.2.4 设计约束73

3.3 综合79

3.3.1 使用Quartus II软件集成综合79

3.3.2 控制综合79

3.3.3 综合实例84

3.3.4 第三方综合工具85

3.4 布局布线86

3.4.1 设置布局布线参数86

3.4.2 布局布线实例90

3.4.3 增量布局布线91

3.4.4 反标保留分配91

3.5 仿真92

3.5.1 建立矢量源文件92

3.5.2 仿真实例95

3.6 编程与配置96

3.6.1 建立编程文件96

3.6.2 器件编程和配置98

3.7 案例分析：滤波器的设计100

3.7.1 第1个滤波器100

3.7.2 第2个滤波器：插入流水103

3.7.3 第3个滤波器：对称结构105

3.7.4 第4个滤波器：脉动滤波器（Systolic Filter）106

3.7.5 第5个滤波器：对称反向结构脉动滤波器107

3.7.6 案例总结109

3.8 小结109

3.9 问题与思考109

第4章 Altera的IP工具110

4.1 IP的概念和Altera的IP110

4.1.1 IP的概念110

4.1.2 Altera可提供的IP111

4.1.3 Altera IP在设计中的作用113

4.2 使用 Altera的基本宏功能114

4.2.1 定制基本宏功能115

4.2.2 实现基本宏功能119

4.2.3 设计实例122

4.3 使用Altera的IP核125

4.3.1 定制IP核125

4.3.2 实现IP核129

4.3.3 设计实例130

4.4 小结131

4.5 问题与思考131

第5章 Quartus Ⅱ的常用辅助设计工具132

5.1 I/O分配验证132

5.1.1 I/O分配验证功能简介133

5.1.2 I/O分配验证流程133

5.1.3 用于I/O分配验证的输入136

5.1.4 运行I/O分配验证137

5.2 功率分析139

5.2.1 Excel-based功率计算器139

5.2.2 Simulation-based功率估算141

5.3 RTL阅读器142

5.3.1 RTL阅读器简介142

5.3.2 RTL阅读器用户界面143

5.3.3 原理图的分页和模块层次的切换144

5.3.4 过滤原理图145

5.3.5 将原理图中的节点定位到源设计文件147

5.3.6 在原理图中查找节点或网线147

5.3.7 使用RTL阅读器分析设计中的问题148

5.4 SignalProbe及SignalTap Ⅱ逻辑分析器148

5.4.1 SignalProbe148

5.4.2 SignalTap Ⅱ151

5.5 时序收敛平面布局规划器（Timing Closure Floorplan）157

5.5.1 使用Timing Closure Floorplan分析设计158

5.5.2 使用Timing Closure Floorplan优化设计164

5.6 Chip Editor底层编辑器164

5.6.1 Chip Editor功能简介164

5.6.2 使用Chip Editor的设计流程165

5.6.3 Chip Editor视图166

5.6.4 资源特性编辑器168

5.6.5 Chip Editor的一般应用172

5.7 工程更改管理（ECO）172

5.7.1 ECO简介173

5.7.2 ECO的应用范围173

5.7.3 ECO的操作流程174

5.7.4 使用Change Manager查看和管理更改175

5.7.5 ECO验证176

5.8 小结176

5.9 问题与思考176

第6章 编程与配置177

6.1 配置Altera FPGA177

6.1.1 配置方式177

6.1.2 主动串行（AS）183

6.1.3 被动串行（PS）186

6.1.4 快速被动并行（FPP）188

6.1.5 被动并行异步（PPA）189

6.1.6 JTAG配置方式191

6.1.7 ByteBlaster Ⅱ下载电缆192

6.1.8 配置芯片194

6.2 配置文件和软件支持194

6.2.1 软件支持194

6.2.2 配置文件196

6.3 单板设计及调试注意事项199

6.3.1 配置的可靠性200

6.3.2 单板设计要点200

6.3.3 调试建议201

6.4 小结203

6.5 问题与思考203

第7章 第三方EDA工具204

7.1 第三方EDA工具综述204

7.1.1 NativeLink与WYSIWYG204

7.1.2 3种EDA工具的使用流程205

7.1.3 Quartus Ⅱ支持的第三方工具205

7.2 仿真的概念与ModelSim仿真工具207

7.2.1 仿真简介207

7.2.2 仿真的切入点208

7.2.3 ModelSim仿真工具的不同版本210

7.2.4 ModelSim的图形用户界面210

7.2.5 ModelSim的基本仿真步骤221

7.2.6 使用ModelSim进行功能仿真226

7.2.7 使用ModelSim进行时序仿真230

7.2.8 ModelSim仿真工具高级应用232

7.3 综合的概念与Synplify/Synplify Pro综合工具242

7.3.1 Synplify/Synplify Pro的功能与特点242

7.3.2 Synplify Pro的用户界面248

7.3.3 Synplify Pro综合流程251

7.3.4 Synplify Pro的其他综合技巧272

7.4 小结284

7.5 问题与思考284