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第1章 EDA技术与数字系统设计1

1.1 EDA技术及其发展1

1.2 数字系统设计技术4

1.2.1 Top-down设计4

1.2.2 Bottom-up设计5

1.2.3 IP复用技术与SoC5

1.3 数字系统设计的流程7

1.3.1 输入8

1.3.2 综合10

1.3.3 适配10

1.3.4 仿真11

1.3.5 编程11

1.4 常用的EDA软件工具11

1.5 EDA技术的发展趋势15

习题16

第2章 FPGA/CPLD器件17

2.1 PLD的分类17

2.1.1 按集成度分类18

2.1.2 按编程特点分类19

2.1.3 按结构特点分类19

2.2 PLD的基本原理与结构20

2.2.1 PLD器件的基本结构20

2.2.2 PLD电路的表示方法21

2.3 低密度PLD的原理与结构22

2.4 CPLD的原理与结构27

2.4.1 宏单元结构27

2.4.2 典型CPLD的结构28

2.5 FPGA的原理与结构30

2.5.1 查找表结构30

2.5.2 典型FPGA的结构32

2.5.3 FPGA结构的发展36

2.6 FPGA/CPLD的编程元件37

2.6.1 熔丝型开关37

2.6.2 反熔丝38

2.6.3 浮栅编程元件38

2.6.4 SRAM编程元件41

2.7 边界扫描测试技术41

2.8 FPGA/CPLD的编程与配置43

2.8.1 在系统编程43

2.8.2 CPLD器件的编程44

2.8.3 FPGA器件的配置45

2.9 FPGA/CPLD器件概述50

2.10 PLD的发展趋势53

习题54

第3章 Quartus II集成开发工具55

3.1 Quartus II原理图设计55

3.1.1 半加器原理图输入55

3.1.2 半加器设计与仿真59

3.1.3 全加器设计与仿真63

3.2 Quartus II的优化设置64

3.2.1 Settings设置64

3.2.2 分析与综合设置66

3.2.3 优化布局布线66

3.3.4 设计可靠性检查72

3.3 Quartus II的时序分析75

3.3.1 时序设置与分析75

3.3.2 时序逼近77

习题80

第4章 基于宏功能模块的设计85

4.1 乘法器模块85

4.2 除法器模块88

4.3 计数器模块90

4.4 常数模块92

4.5 锁相环模块94

4.6 存储器模块97

4.7 其他模块101

习题103

第5章 Verilog HDL设计初步105

5.1 Verilog HDL简介105

5.2 Verilog HDL设计举例106

5.3 Verilog HDL模块的结构109

5.4 Synplify pro/Synplify综合器112

习题119

第6章 Verilog HDL语法与要素120

6.1 Verilog HDL语言要素120

6.2 常量121

6.3 数据类型124

6.3.1 net型124

6.3.2 variable型125

6.4 参数127

6.5 向量127

6.6 运算符129

习题134

第7章 Verilog HDL行为语句135

7.1 过程语句135

7.1.1 always过程语句136

7.1.2 initial过程语句139

7.2 块语句140

7.2.1 串行块begin-end140

7.2.2 并行块fork-join141

7.3 赋值语句142

7.3.1 持续赋值与过程赋值142

7.3.2 阻塞赋值与非阻塞赋值143

7.4 条件语句144

7.4.1 if-else语句144

7.4.2 case语句145

7.5 循环语句148

7.5.1 for语句148

7.5.2 repeat、while、for语句149

7.6 编译指示语句151

7.7 任务与函数153

7.7.1 任务（task）153

7.7.2 函数（function）155

7.8 顺序执行与并发执行158

习题159

第8章 数字设计的层次与风格162

8.1 数字设计的层次162

8.2 结构描述162

8.2.1 Verilog HDL内置门元件163

8.2.2 门级结构描述165

8.3 行为描述166

8.4 数据流描述167

8.5 不同描述风格的设计168

8.6 基本组合电路设计172

8.6.1 门电路172

8.6.2 编译码器174

8.6.3 数据选择器176

8.6.4 其他组合电路176

8.7 基本时序电路设计177

8.7.1 触发器177

8.7.2 锁存器与寄存器178

8.7.3 计数器与串并转换器180

8.7.4 简易微处理器181

习题182

第9章 Verilog HDL设计进阶184

9.1 加法器设计184

9.1.1 级连加法器184

9.1.2 并行加法器185

9.1.3 超前进位加法器186

9.1.4 流水线加法器188

9.2 乘法器设计188

9.2.1 并行乘法器189

9.2.2 移位相加乘法器191

9.2.3 加法树乘法器193

9.2.4 查找表乘法器195

9.3 乘累加器（MAC）195

9.4 奇数分频与小数分频197

9.4.1 奇数分频197

9.4.2 半整数分频与小数分频198

9.5 数字跑表201

9.6 数字频率计202

9.7 交通灯控制器205

9.8 乐曲演奏电路208

9.9 实用多功能数字钟212

习题216

第10章 数字设计的优化218

10.1 设计的可综合性218

10.2 流水线设计技术220

10.3 资源共享223

10.4 有限状态机（FSM）设计226

10.4.1 基于状态机的设计226

10.4.2 基于状态机的设计要点231

10.5 多层次结构电路的设计233

10.6 进程236

10.7 阻塞赋值与非阻塞赋值237

10.8 FPGA设计中毛刺的消除241

习题244

第11章 数字电路的仿真246

11.1 系统任务与系统函数246

11.2 用户自定义元件（UDP）250

11.3 延时模型的表示254

11.4 数字电路的仿真256

11.4.1 测试平台（Test Bench）256

11.4.2 组合电路的仿真259

11.4.3 时序电路的仿真262

习题263

第12章 数字设计实例264

12.1 基于FPGA实现点阵式液晶显示控制264

12.1.1 GDM12864的结构及指令264

12.1.2 显示数据提取与设计源代码265

12.2 基于CPLD实现字符液晶显示控制269

12.2.1 字符液晶HS162结构及指令269

12.2.2 状态机设计及源代码272

12.3 VGA彩条信号发生器275

12.3.1 VGA显示原理276

12.3.2 源码及仿真277

12.4 VGA图像显示控制器设计279

12.5 异步串行接口（UART）设计281

12.5.1 UART工作原理282

12.5.2 源码及仿真283

12.6 直接数字频率合成器（DDS）285

12.6.1 DDS原理与顶层设计285

12.6.2 分模块设计287

12.6.3 使用嵌入式逻辑分析仪进行在线测试291

12.7 等精度频率计294

12.8 FIR数字滤波器296

12.9 CRC校验码299

习题302

附录A Verilog-2001语法结构304

附录B Verilog-2002语法结构317

附录C Verilog HDL（IEEE Std 1364-1995）关键字325

附录D Verilog HDL（IEEE Std 1364-2001）关键字326

附录E Quartus II支持的Verilog HDL结构327

附录F Synplify Pro/Synplify可综合的Verilog结构329

附录G 有关术语与缩略语330