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第一部分ModeISim与Quartus II的基本操作2

第1章ModeISim仿真工具与Quartus II开发工具的基本操作2

1.1 ModelSim仿真操作2

1.1.1新建ModelSim工程及源代码2

1.1.2 ModelSim工程及代码编译7

1.1.3 ModelSim工程的仿真运行8

1.2 Quartus II开发工具的基本操作12

1.2.1 Quartus II工程的新建12

1.2.2 Quartus II源代码设计15

1.2.3 Quartus II工程的编译与综合16

1.2.4 Quartus II工程的功能仿真17

1.2.5 Quartus II工程的时序仿真22

1.2.6 Quartus II工程的FPGA引脚分配22

1.2.7 Quartus Ⅱ工程的三种下载配置方式23

1.3 Quartus Ⅱ与ModelSim联合开发的基本操作27

1.3.1 Quartus Ⅱ代码设计与工程编译27

1.3.2 Quartus II调用ModelSim仿真29

1.4 Quartus Ⅱ自带逻辑分析仪的基本操作32

1.4.1新建SignalTap II Logic Analyzer逻辑分析仪文件32

1.4.2 SignalTap工具的基本操作37

1.5本章知识点总结39

第二部分Verilog HDL的语法介绍42

第2章Verilog HDL的简要介绍42

2.1什么是Verilog HDL42

2.2 Verilog HDL的发展历史43

2.3 Verilog HDL的主要功能44

2.4 Verilog HDL与VHDL的异同比较45

2.4.1 Verilog HDL与VHDL的相同点45

2.4.2 Verilog HDL与V HDL的不同点45

2.4.3如何对待Verilog HDL与VHDL46

2.5 Verilog HDL代码的词法标记46

2.5.1 Verilog HDL的标识符46

2.5.2 Verilog HDL的空白符48

2.5.3 Verilog HDL的注释49

2.5.4 Verilog HDL的值集50

2.5.5 Verilog HDL的数50

2.5.6 Verilog HDL的字符串51

2.5.7 Verilog HDL的文本宏52

2.5.8 Verilog HDL的系统函数52

2.5.9 Verilog HDL的关键字53

2.6 Verilog HDL代码的基本结构54

2.7本章知识点总结55

第3章Verilog HDL的数据对象56

3.1线网型数据对象56

3.1.1线网型数据对象的种类56

3.1.2线网型数据对象的定义57

3.1.3线网型数据对象的多驱动源操作57

3.1.4线网型数据对象的使用59

3.1.5线网型数据对象的向量与标量59

3.2寄存器型数据对象60

3.2.1寄存器型数据对象的定义60

3.2.2寄存器型数据对象的使用61

3.2.3寄存器型数据对象的向量与标量61

3.3存储器型数据对象62

3.3.1存储器型数据对象的定义62

3.3.2存储器型数据对象的使用62

3.4整型数据对象62

3.5时间型数据对象63

3.6实型数据对象63

3.7参数型数据对象63

3.8字符串型数据对象64

3.9本章知识点总结64

第4章Verilog HDL操作符66

4.1 Verilog HDL操作数66

4.2 Verilog HDL操作符的意义与使用67

4.2.1赋值操作符67

4.2.2算术操作符68

4.2.3逻辑操作符70

4.2.4关系操作符71

4.2.5相等操作符72

4.2.6位操作符74

4.2.7缩减操作符77

4.2.8移位操作符78

4.2.9条件操作符79

4.2.10拼接操作符80

4.3 Verilog HDL操作符优先级80

4.4本章知识点总结81

第5章Verilog HDL的并行语句83

5.1 Verilog HDL并行语句在Verilog HDL…程序中的位置83

5.2 Verilog HDL并行语句的并行意义84

5.3 assign连续赋值语句87

5.4模块实例化语句90

5.4.1 Verilog HDL自带模块的实例化语句90

5.4.2 Verilog HDL自定义模块的实例化语句101

5.5 initial初始化语句110

5.6 always进程语句112

5.7本章知识点总结115

第6章Verilog HDL的顺序语句117

6.1顺序语句在Verilog HDL程序中的位置117

6.2顺序语句的并行执行118

6.3顺序赋值语句120

6.4 if条件选择语句122

6.4.1单分支if条件选择语句123

6.4.2双分支if条件选择语句125

6.4.3多分支if条件选择语句126

6.5 case条件选择语句129

6.5.1普通case条件选择语句129

6.5.2 casez条件选择语句132

6.5.3 casex条件选择语句133

6.6循环语句134

6.6.1 for循环语句135

6.6.2 repeat循环语句136

6.6.3 while循环语句137

6.6.4 forever循环语句139

6.7本章知识点总结140

第7章Verilog HDL的自定义原语UDP141

7.1 UDP的定义141

7.2组合电路UDP建模142

7.3时序UDP建模143

7.3.1电平触发的时序UDP建模144

7.3.2边沿触发的时序UDP建模145

7.3.3混合触发的时序UDP建模146

7.4 UDP模块的实例化147

7.5本章知识点总结148

第8章Verilog HDL的任务与函数150

8.1 Verilog HDL的任务150

8.1.1 Verilog HDL任务的定义150

8.1.2 Verilog HDL任务的调用151

8.2 Verilog HDL的函数155

8.2.1 Verilog HDL函数的定义155

8.2.2 Verilog HDL函数的调用156

8.3 Verilog HDL任务与函数的静态与动态的区别158

8.4 Verilog HDL的系统任务与函数163

8.4.1显示类系统任务164

8.4.2文件输入／输出类系统任务与函数170

8.4.3时间标度类系统任务177

8.4.4仿真控制类系统任务179

8.4.5仿真时间类系统任务179

8.4.6类型转换类系统函数180

8.4.7随机分布类系统函数180

8.4.8其他系统任务与函数181

8.5本章知识点总结181

第9章Verilog HDL的其他语法知识182

9.1阻塞赋值与非阻塞赋值的比较分析182

9.2 Verilog HDL的预编译指令196

9.2.1 define，undef197

9.2.2 ifdef，else，endif197

9.2.3 include198

9.2.4 timescale199

9.2.5 resetall200

9.2.6 default_ nettype200

9.2.7 unconnected drive与’nounconnected_ drive200

9.2.8 celldefine与’endcelldefine200

9.3延时201

9.3.1赋值延时201

9.3.2门延时201

9.4 Verilog HDL的事件202

9.4.1边沿事件202

9.4.2电平事件204

9.5强度204

9.5.1驱动强度205

9.5.2电荷强度205

9.5.3强度顺序206

9.6本章知识点总结207

第10章Verilog HDL的测试平台编写208

10.1测试平台的格式208

10.2产生激励信号209

10.2.1一次特定的序列209

10.2.2重复的信号210

10.3实例化待测模块212

10.4观察和保存信号波形与值213

10.5本章知识点总结215

第11章Verilog HDL书写与设计规范216

11.1 Verilog HDL代码的书写规范216

11.1.1 Verilog HDL标识符的命名规范216

11.1.2 Verilog HDL空白符的使用219

11.1.3 Verilog HDL统一的排版风格221

11.1.4 Verilog HDL统一的模块实例化格式221

11.1.5 Verilog HDL统一的注释风格221

11.1.6 Verilog HDL统一的向量位宽定义格式222

11.1.7 Verilog HDL统一的单条语句多行书写格式222

11.2 Verilog HDL不可综合的语法语句223

11.3 Verilog HDL一些推荐的设计规范223

11.4本章知识点总结224

第三部分FPGA实例设计226

第12章Verilog HDL基本组合电路建模226

12.1门电路建模226

12.2编码器与译码器237

12.2.1 10-4编码器建模237

12.2.2 4-10译码器建模240

12.2.3编码器应用之7段数码管编码器建模243

12.3数据选择器与数据分配器247

12.3.1 4-1数据选择器建模247

12.3.2 1-4数据分配器建模251

12.4本章知识点总结256

第13章Verilog HDL基本时序电路建模257

13.1 D触发器建模257

13.2锁存器建模264

13.3 JK触发器建模267

13.4本章知识点总结271

第14章 信道加密与解密272

14.1信号的加密272

14.2信号的解密275

14.3本章知识点总结279

第15章CRC编码280

15.1循环冗余校验码原理280

15.2 CRC编码方法一281

15.3 CRC编码方法二285

15.4 CRC编码方法三290

15.5本章知识点总结293

第16章 数字钟设计294

16.1简单的时间显示294

16.2带闪烁功能的时间显示305

16.3带调时功能的时间显示308

16.4本章知识点总结320

第17章HDB3编码与译码321

17.1 HDB3的编码协议321

17.2 HDB3编码的插V模块322

17.3 HDB3编码的插B模块327

17.4 HDB3编码的极性转换332

17.5 HDB3译码模块337

17.6本章知识点总结341

第18章SPI数据通信342

18.1 SPI数据通信协议342

18.2 SPI从端数据通信模块344

18.3 SPI主端数据通信模块350

18.4本章知识点总结358

第19章UART数据通信359

19.1 UART数据通信协议359

19.2 UART数据发送模块360

19.3 UART数据接收模块366

19.4本章知识点总结373

第20章 交通灯控制器建模374

20.1交通灯的运行逻辑374

20.2一段式状态机交通灯控制器建模375

20.3两段式状态机交通灯控制器建模383

20.4三段式状态机交通灯控制器建模389

20.5本章知识点总结402

第四部分 基于Qsys的NiOsⅡ实例设计404

第21章 基于Qsys的第一个NiosⅡ系统404

21.1 Nios II处理器的基本特征404

21.2基于Qsys的第一个Nios Ⅱ系统的硬件环境搭建405

21.3基于Qsys的第一个Nios Ⅱ系统的软件设计424

21.4本章知识点总结429

第22章PIO核的应用431

22.1 PIO核的功能与特点431

22.1.1 PIO核的功能描述431

22.1.2 PIO核的配置选项432

22.1.3 PIO核的寄存器描述434

22.2基于Qsys的PIO核应用系统的硬件设计435

22.3基于Qsys的PIO核应用系统的软件设计450

22.3.1输出PIO核的应用450

22.3.2输入PIO核的应用453

22.3.3中断输入PIO核的应用454

22.3.4三态双向PIO核的应用456

22.4本章知识点总结467

第23章UART核的应用469

23.1通用异步收发器（UART）核的功能与特点469

23.1.1 UART核的功能描述469

23.1.2 UART核的配置选项470

23.1.3 UART核的寄存器描述471

23.2基于Qsys的UART核应用系统的硬件设计473

23.3基于Qsys的UART核应用系统的软件设计478

23.3.1基于文件操作的UART核数据收／发478

23.3.2基于寄存器查询的UART核数据收／发480

23.3.3基于中断服务的UART核数据收／发481

23.4本章知识点总结483

第24章Interval Timer核的应用484

24.1 Interval Timer核的功能与特点484

24.1.1 Interval Timer核的功能描述484

24.1.2 Interval Timer核的配置选项485

24.1.3 Interval Timer核的寄存器描述486

24.2基于Qsys的Interval Timer核应用系统的硬件设计487

24.3基于Qsys的Interval Timer核应用系统的软件设计492

24.3.1 Interval Timer核超时中断的应用492

24.3.2 Interval Timer核时间戳的应用494

24.3.3 Interval Timer核计时快照的应用496

24.3.4 Interval Timer核看门狗的应用497

24.4本章知识点总结499

第25章SPI核的应用500

25.1串行外围设备接口（SPI）的功能与特点500

25.1.1 SPI核的功能描述500

25.1.2 SPI核的配置选项501

25.1.3 SPI核的寄存器描述502

25.2基于Qsys的SPI核应用系统的硬件设计504

25.3基于Qsys的SPI核应用系统的软件设计510

25.4本章知识点总结512

第26章 基于Qsys的自定义外设与指令514

26.1基于Qsys的自定义外设514

26.1.1 Avalon总线介绍514

26.1.2 Avalon总线接口514

26.1.3 Avalon总线读／写时序516

26.1.4自定义外设的HDL代码设计518

26.1.5基于Qsys的自定义外设应用系统的硬件设计521

26.1.6基于Qsys的自定义外设应用系统的软件设计525

26.2基于Qsys的自定义指令527

26.2.1设计自定义指令的 HDL文件528

26.2.2基于Qsys的自定义指令应用系统的硬件设计529

26.2.3基于Qsys的自定义指令应用系统的软件设计530

26.3本章知识点总结532

参考文献533