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第一章 VHDL 简介1

1.1 VHDL 的历史1

1.2 VHDL 的特点2

1.3 用 VHDL 进行设计的流程4

第二章 VHDL 的基本结构7

2.1 设计实体7

2.2 实体说明8

2.2.1 类属参数说明9

2.2.2 端口说明10

2.3 结构体12

2.3.1 行为描述方式14

2.3.2 数据流描述方式15

2.3.3 结构描述方式16

2.3.4 混合描述方式17

第三章 VHDL 结构体的子结构19

3.1 块语句结构19

3.1.1 块语句的结构19

3.1.2 卫式块语句21

3.2 进程语句结构22

3.2.1 进程的结构22

3.2.2 进程同步25

3.3.1 过程28

3.3 子程序结构28

3.3.2 函数33

第四章 VHDL 的对象、数据类型及运算操作符41

4.1 VHDL 的对象41

4.1.1 常量41

4.1.2 信号42

4.1.3 变量43

4.1.4 文件44

4.1.5 信号与变量的区别45

4.2 VHDL 的数据类型50

4.2.1 标量类型50

4.2.2 复合类型54

4.2.3 子类型58

4.3 VHDL 的运算操作符61

4.3.1 逻辑运算符61

4.3.2 算术运算符62

4.3.3 关系运算符63

4.3.4 并置运算符64

4.3.5 操作运算符的优先级65

4.4 VHDL 的词法单元66

4.4.1 注释66

4.4.2 数字66

4.4.4 位串67

4.4.3 字符和字符串67

第五章 VHDL 中的顺序语句68

5.1 信号代入语句和变量赋值语句68

5.2 wait 语句70

5.2.1 wait on70

5.2.2 wait until71

5.2.3 wait for72

5.2.4 多条件等待语句73

5.2.5 超时等待的处理74

5.3 if 语句76

5.4 case 语句79

5.5 loop 语句83

5.5.1 for loop 循环83

5.5.2 while loop 循环86

5.6 next 语句87

5.7 exit 语句88

5.8 return 语句90

5.9 null 语句91

5.10 过程调用语句92

5.11 断言语句94

5.12 report 语句95

6.1 进程语句97

第六章 VHDL 中的并行语句97

6.2 块语句100

6.3 并行信号代入语句103

6.3.1 并发信号代入语句104

6.3.2 条件信号代入语句106

6.3.3 选择信号代入语句110

6.4 并行断言语句113

6.5 并行过程调用语句114

6.6 参数传递语句116

6.7 元件例化语句118

6.8.1 for 模式的生成语句124

6.8 生成语句124

6.8.2 if 模式的生成语句127

第七章 库、程序包和配置131

7.1 库131

7.2 程序包134

7.3 配置140

7.3.1 默认连接和默认配置140

7.3.2 元件配置143

7.3.3 块的配置148

7.3.4 结构体的配置151

8.1 值类属性154

8.1.1 常用数据类型的值类属性154

第八章 VHDL 的预定义属性154

8.1.2 数组的值类属性156

8.1.3 块的值类属性157

8.2 函数类属性157

8.2.1 数据类型属性函数158

8.2.2 数组属性函数159

8.2.3 信号属性函数161

8.3 信号类属性163

8.3.1 属性’delayed[(t)]164

8.3.2 属性’stable[(t)]166

8.3.3 属性’quiet[(t)]168

8.3.4 属性’transaction170

8.4 数据类型类属性171

8.5 数据范围类属性171

第九章 重载173

9.1 子程序重载173

9.1.1 子程序参数的重载173

9.1.2 子程序参数数目的重载178

9.1.3 标准程序包的重载181

9.2 运算符重载184

10.1 门电路190

10.1.1 二输入与门电路190

第十章 组合逻辑电路的设计190

10.1.2 二输入或门电路191

10.1.3 二输入与非门电路193

10.1.4 二输入或非门电路194

10.1.5 反相门电路195

10.1.6 二输入异或门电路197

10.1.7 三输入与非门电路198

10.2 编码器和译码器199

10.2.1 编码器200

10.2.2 译码器204

10.3 多路选择器211

10.4 比较器216

10.5 加法器218

第十一章 时序逻辑电路的设计222

11.1 触发器222

11.1.1 D 触发器222

11.1.2 JK 触发器228

11.1.3 T 触发器231

11.1.4 锁存器232

11.2 寄存器和移位寄存器233

11.2.1 寄存器233

11.2.2 移位寄存器236

11.3 计数器241

11.3.1 同步计数器242

11.3.2 异步计数器246

11.4 分频器248

第十二章 有限状态机253

12.1 有限状态机的基本描述253

12.1.1 有限状态机的描述方式253

12.1.2 一个 Moore 型有限状态机的描述254

12.2 有限状态机的同步输出和复位264

12.2.1 同步输出信号264

12.2.2 有限状态机的复位267

12.3.1 把状态作为输出信号的 Moore 型有限状态机272

12.3 改进的 Moore 型有限状态机272

12.3.2 并行输出寄存器的译码输出的 Moore 型有限状态机275

第十三章 实例1——秒表278

13.1 秒表的功能描述278

13.2 顶层设计的 VHDL 源代码279

13.2.1 顶层实体的 VHDL 源代码279

13.2.2 顶层结构体的设计及 VHDL 源代码280

13.3 秒表各个模块的分析及其 VHDL 源代码285

13.3.1 键输入模块285

13.3.2 时钟分频模块288

13.3.3 控制模块291

13.3.4 秒表计时模块292

13.3.5 秒表显示模块298

14.1 数字密码引爆器的功能描述306

第十四章 实例2——数字密码引爆器306

14.2 顶层设计的 VHDL 源代码307

14.2.1 顶层实体的 VHDL 源代码307

14.2.2 顶层结构体的设计及 VHDL 源代码308

14.3 次级电路分析及其 VHDL 源代码315

14.3.1 输出消抖同步电路316

14.3.2 编码电路318

14.3.3 比较电路319

14.3.4 预置密码电路320

14.3.5 计数器选择电路321

14.3.7 分频电路322

14.3.6 控制指示灯电路322

14.3.8 七段显示译码电路325

14.3.9 其他电路327

14.4 控制器的分析及其 VHDL 源代码328

第十五章 实例3——常用程序包334

15.1 std_logic_1164334

15.2 std_logic_unsigned368

15.3 std_logic_signed375

15.4 std_logic_arith383

附录 A VHDL 的保留字389

附录 B 一些有用的网址391