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第一章 电子设计自动化（EDA）与硬件描述语言（HDL）1

1.1 TOP-DOWN设计方法1

1.1.1 TOP-DOWN设计的主要阶段1

1.1.2 TOP-DOWN设计方法的特点2

1.1.3 TOP-DOWN设计方法的优势4

1.1.4 FPGA/CPLD与ASIC两种物理实现4

1.2 硬件描述语言（HDL）6

1.2.1 VHDL的特点6

1.2.2 VHDL的应用及IP核7

习题8

第二章 VHDL程序的结构及其描述方式9

2.1 VHDL程序的结构9

2.1.1 实体（ENTITY）10

2.1.2 构造体（ARCHITECTURE）12

2.1.3 VHDL程序的基本构成格式14

2.2 VHDL描述方式16

2.2.1 行为级（Behavior Level）描述16

2.2.2 寄存器传输级（RTL）描述19

2.2.3 结构级（Structural Level）描述21

习题22

第三章 VHDL程序的编译与仿真23

3.1 EDA仿真工具简介23

3.2 VHDL程序的编译与仿真24

习题32

第四章 VHDL语言规则33

4.1 标识符33

4.2 数据对象33

4.2.1 信号33

4.2.2 变量37

4.2.3 常量申明38

4.3 数据类型39

4.3.1 标准数据类型39

4.3.2 用户自定义数据类型41

4.3.3 用户自定义子类型44

4.3.4 数据类型转换45

4.4 操作符46

习题50

第五章 VHDL的主要描述语句51

5.1 概述51

5.2 并行信号赋值语句52

5.3 进程（PROCESS）54

5.3.1 显式进程54

5.3.2 隐式进程58

5.3.3 进程的执行59

5.4 顺序描述语句64

5.4.1 IF语句64

5.4.2 CASE语句66

5.4.3 LOOP循环语句68

5.5 子程序（SUB-PROGRAM）73

5.5.1 函数（FUNCTION）74

5.5.2 过程（PROCEDURE）75

5.6 块（BLOCK）77

5.7 断言语句（ASSERT）78

5.8 元件语句（COMPONENT）79

5.8.1 元件申明80

5.8.2 元件调用80

5.8.3 元件配置82

5.9 生成语句（GENERATE）85

5.9.1 FOR-GENERATE语句85

5.9.2 IF-GENERATE语句86

习题88

第六章 VHDL的设计共享89

6.1 程序包（PACKAGE）89

6.2 库（LIBRARY）90

6.3 配置（CONFIGURATION）93

6.3.1 实体与构造体的连接配置93

6.3.2 层与层的连接配置96

习题99

第七章 组合逻辑电路设计102

7.1 组合逻辑电路102

7.2 基本门电路102

7.2.1 二输入与门102

7.2.2 二输入或门104

7.2.3 二输入与非门105

7.2.4 二输入或非门106

7.2.5 非门107

7.2.6 二输入异或门109

7.2.7 多输入门电路110

7.3 编／译码器112

7.3.1 3-8译码器112

7.3.2 优先级编码器114

7.4 多路选择器116

7.5 比较器117

7.6 减法器118

7.7 乘法器119

7.8 交通信号灯监测电路121

7.9 存储器122

7.9.1 存储器的初始化123

7.9.2 ROM的描述123

7.9.3 RAM的描述125

习题127

第八章 时序逻辑电路设计128

8.1 时序逻辑电路128

8.2 时序逻辑设计基础128

8.2.1 时钟信号描述128

8.2.2 同步复位和异步复位132

8.3 触发器133

8.3.1 D触发器133

8.3.2 T触发器137

8.3.3 RS触发器139

8.4 寄存器141

8.4.1 锁存寄存器141

8.4.2 移位寄存器141

8.5 计数器144

8.5.1 同步计数器144

8.5.2 同步可逆计数器145

8.5.3 异步计数器146

8.6 分频器147

习题149

第九章 VHDL逻辑系统的状态机设计150

9.1 有限状态机概述150

9.2 有限状态机的描述方式151

9.3 状态机的状态编码153

9.4 状态机设计实例155

9.4.1 Moore型状态机设计155

9.4.2 Mealy型状态机设计158

习题159

第十章 VHDL设计录入与仿真调试方法161

10.1 设计录入161

10.1.1 HDE（HDL编辑器）录入方法162

10.1.2 BDE（框图编辑器）录入方法167

10.1.3 FSM（状态图编辑器）录入方法174

10.2 仿真183

10.2.1 图形化界面手动加激励仿真183

10.2.2 编写宏文件（*.do）加激励仿真187

10.2.3 编写测试向量（Test Bench）加激励仿真191

习题197

第十一章 VHDL的FPGA实现198

11.1 概述198

11.2 VHDL的FPGA逻辑综合199

11.3 VHDL的FPGA物理实现204

习题207

第十二章 VHDL的ASIC实现208

12.1 概述208

12.2 VHDL的ASIC逻辑综合210

12.3 ASIC自动布局布线220

习题241

附录A 《电子设计自动化技术》课程测试题242

附录B 历年试题247

附录C 全国EDA大赛试题集锦256

附录D VHDL保留字263

附录E EDA工具软件一览表264

附录F 部分FPGA厂家名录267

参考文献268